EC-Master V3.2: Neue Features

EC-Master V3.2.1 supports out-of-the-box the Texas Instruments TDA4VM Jacinto™ 7 processors.

For on-chip Ethernet controllers an dedicated high performance real-time Ethernet driver (Link Layer) is provided. The solution is available for the Linux operating system.

The implementation is already tested on the TI boards SK-TDA4VM, J721EXCPXEVM and J784s4.

EC-Master V3.2.1 supports out-of-the-box the NXP® i.MX 8 Series Applications Processors powered by QNX® SDP 8.0. For the implementation the Toradex Apalis iMX8 Computer on Module together with the Ixora Carrier Board was used.

For chip Ethernet MACs the acontis Real-time Ethernet driver FSLFEC guarantees fast EtherCAT network update rates with low jitter.

Der Beckhoff-Echtzeit-Ethernet-Port-Multiplier CU2508 ermöglicht den Anschluss von bis zu acht unabhängigen 100-MBit-EtherCAT-Netzwerksegmenten. Der CU2508 ist über einen Gigabit-Uplink (X9) mit der Master-Steuerung verbunden.
Die neue acontis-Treiberschicht emllMultipler ist für das Routing der EtherCAT-Frames an den jeweiligen Port verantwortlich.
Jedes Netzwerksegment hat seine eigene Konfiguration (ENI-Datei). Alle Segmente können von einem einzigen Anwendungsprozess bedient werden und mit gleichen oder unterschiedlichen Zykluszeiten (Updateraten) laufen.
Eine präzise Synchronisation auf Basis von Distributed Clocks (DC) wird in allen Netzwerksegmenten unterstützt. Jedes Netzwerk verfügt über einen eigenen Referenz Zeitgeber.

Die neue Version des EC-Master für Linux bietet out-of-the-box Unterstützung für mehrere CPUs des Herstellers Rockchip.
Der acontis Echtzeit-Ethernet-Treiber für Synopsys DesignWare® implementiert High-Speed- und Low-Jitter-EtherCAT-Unterstützung für den On-Chip-Ethernet-Controller.
Die folgenden Boards wurden bereits erfolgreich getestet:

• Pine64 Rock64 mit RK3328 (Quad Cortex A53)
• Orange Pi 4 mit RK3399 (Dual Cortex-A72 + Quad Cortex-A53)
• Orange Pi 5 mit RK3588s (Quad core Cortex-A76 + Quad-core Cortex-A55)
• Radxa Rock3 mit RK3568 (Quad-Core ARM Cortex-A55)

Die Prinzipien der Synchronisation eines EtherCAT-Netzwerks mit Distributed-Clocks (DC) werden auf dieser Seite erklärt https://www.acontis.com/en/dcm.html
Während die Modi "DCM Master Shift" und "DCM Bus Shift" einen Regelkreis im Master erfordern, um die EtherCAT-Systemzeit mit der Master-Controller-Zeit zu synchronisieren, wird im Modus "DCM Master is Refclock" die Systemzeit vom Master selbst bereitgestellt. Daher ist kein DCM-Controller im Master erforderlich. Dies spart CPU-Zeit und reduziert die Komplexität in der Master-Implementierung.
Dieser Systemzeitwert (64-Bit) wird in jedem Zyklus-Frame mit dem Kommando BWR an alle Slaves im Register 0x910 verteilt. Der Zeitwert selbst wird von einer Callback-Funktion übernommen, die mit der API ecatDcmConfigure() registriert wird. Es ist wichtig, dass die gleiche Zeitbasis für die Terminierung der zyklischen JobTask verwendet wird und dass die Auflösung hoch genug ist.